Zero Padding
Verilog newsgroup에서의 몇가지 이야기
·1625 단어수·4 분·
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verilog news group에는 여러가지 verilog 관련 이야기가 나오는데.. 몇가지만 옮겨 봅니다.
Implicit Zero Padding? # verilog의 bit 확장에 대한 부분인데요.. 간략히 써보면 다음과 같은 질문입니다.
verilog가 큰 수에 작은수를 대입할때 ‘0’으로 채우는 것으로 알고 있어.
1module tilde (output reg[7:0] z, input [3:0] a); 2 always @* begin 3 z = ~a; 4 end 5endmodule 위의 예에서도 상위 4비트는 ‘0’이 되어야 겠지? 하위 4비트는 당연히 a의 반전이겠지만 말야.. 근데, 적어도 modelsim에서는 상위 4비트가 항상 1이 된다! 내가 잘못 이해한거야? 아님 모델심 문제야?