Verilog HDL

DVCon의 결과..

2009년 2월 15일·1199 단어수·3 분· loading

SoC IP Design DVCON SystemVerilog Verilog HDL

질문 게시판의 내용이지만, 답변은 여기에 ^^; http://theasicguy.com/2009/01/27/dvcon-survey-results-what-do-they-mean/ 에 DVCon Survey 결과가 있었습니다. DVCon은 가끔 언급했지만, verification 부분에서 가장 큰 행사 중의 하나이지요. ESNUG에서도 곧 여러가지 설문 결과나 행사 기간동안 가장 많이 팔린 책들에 대한 언급이 있을 텐데요.. 올 한해 책 지름의 기반이 되겠지요. 여하튼, 설문의 결과는 예상대로.. 라고 말씀드릴 수 있습니다.

PLI와 Simulator의 연결(I)

2007년 6월 11일·2317 단어수·5 분· loading

Verification EISC PLI Simulator Verification Verilog HDL

Automated Functional Verification 방법에는 여러 가지가 있지만, testvector 발생 유닛(보통 Directed Random방식을 사용하지요?)과 golden model을 이용한 checker model을 만들어서 DUV(Design Under Verification)의 결과와 비교하는 것이 가장 편한 방법 중에 하나임은 부정할 수 없습니다. (여담입니다만, 국내에서는 많은 경우 golden model없이 설계하는 경우가 많아서 검증을 위하여 작성한 golden model이 실제로 RTL보다도 정확성이 떨어지는 경우가 있다는 것이 문제가 종종 발생합니다. 여기서는 golden모델의 확보에 대한 이야기는 나중으로 미루죠.) 보통 golden model은 C model을 이용하게 되는데, C 모델을 Verilog와 동시에 simulation하는 것은 그리 녹녹한 일이 아닙니다.

Perl을 이용해서 검증할때 유용한 팁

2007년 6월 4일·950 단어수·2 분· loading

Verification PERL Verification Verilog HDL

뭐랄까요.. 요즘 이런 저런 일로 바쁘다보니, 사람이 좀 얇팍하게 글을 쓰게되네요. 🙂 (퇴고 없이 그냥 온라인에서 쓰는 글이라 앞뒤가 없을지도 모르겠습니다.) 오늘은 여러분들께서 perl을 이용해서 Verilog HDL을 위한 testbench를 작성할 때 간단히 명령어 해석기를 만들어 사용하는 방법을 알려드리죠. 이 방법은 제가 JTAG을 위한 protocol을 만들다가 생각해낸 방법인데요.. 아주 유용하게 쓰고 있습니다. 얼마전 AXI FileReader와 같은 간단한 명령어 해석기가 필요할 때도 쉽게 적용할 수 있구요.

PSL을 포함한 새로운 VHDL 표준.. Verilog를 넘을수 있을까?

2006년 11월 16일·857 단어수·2 분· loading

SoC IP Design Accellera SystemVerilog Verification Verilog HDL VHDL

EEtimes를 보니 VHDL 2006 표준이 Accellera에서 승인되어서 IEEE standard 승인을 기다리게 되었다고 합니다. VHDL 은 제 블로그에서도 몇번 다루었듯이, 초반의 열광적인 지지와는 반대로 설계 언어로서는 Verilog에 비하여 점유율을 높이지 못하고 있었지요. (Gartner Dataquest의 EDA 분석책임자인 Gary Smith 씨에 의하면 오늘날 하이엔드 디자인에서 VHDL 사용이 줄고있다고 합니다. [데이터 출처: EETimes])

Verilog 관련 검색에 대한 친절한(?) 답변과 리퍼러 로그..

2006년 11월 10일·1963 단어수·4 분· loading

SoC IP Design For Beginners AMD Arm EISC PLI Processor Tcl/Tk Verilog HDL 리퍼러 로그 프로세서

요즘에 리퍼러 로그를 보니, 검색을 통하여 들어오시는 분들이 상당하시군요.. (덕분에 gzip 플러그인을 통해 전송량을 절반으로 줄여놨었지만, 다시 트래픽이 차오르고 있습니다. ㅠㅠ; 물론, 많은 분들이 찾아주시는 건 좋은 일이지요.. 이 분야에 관심 있는 분들이 많다는 것이니까요..) 이 포스팅은 리퍼러 로그에 남은 검색어를 통하여 살펴본, 제 블로그에 방문하시는 분들이 관심을 가지는 것에 대한 친절(?)한 답변들입니다. ^^;

Verilog newsgroup에서의 몇가지 이야기

2006년 11월 4일·1625 단어수·4 분· loading

SoC IP Design For Beginners Coding Guideline Verilog HDL Zero Padding

verilog news group에는 여러가지 verilog 관련 이야기가 나오는데.. 몇가지만 옮겨 봅니다. Implicit Zero Padding? # verilog의 bit 확장에 대한 부분인데요.. 간략히 써보면 다음과 같은 질문입니다. verilog가 큰 수에 작은수를 대입할때 ‘0’으로 채우는 것으로 알고 있어. 1module tilde (output reg[7:0] z, input [3:0] a); 2 always @* begin 3 z = ~a; 4 end 5endmodule 위의 예에서도 상위 4비트는 ‘0’이 되어야 겠지? 하위 4비트는 당연히 a의 반전이겠지만 말야.. 근데, 적어도 modelsim에서는 상위 4비트가 항상 1이 된다! 내가 잘못 이해한거야? 아님 모델심 문제야?

GeSHi를 사용하는 CodeHighlighter를 위한 verilog문법 정의 파일

2006년 10월 28일·386 단어수·1 분· loading

SoC IP Design GeSHi Syntax Highlighting Verilog HDL

테터보드나 WordPress에서 GeSHi라는 문법 강조기를 이용하여 code highlighting 모듈이 많이 만들어지고 있습니다. 제가 사용하고 있는 Lang-to-HTML도 그렇구요.. 아쉬운 점은 제가 블로그상에 자주 포스팅하는 내용이 verilog HDL이라는 하드웨어 설계/기술 언어를 사용해서 설명되는 경우가 많은데.. GeSHi에는 verilog HDL code에 대한 하이라이팅 기능이 없다는 것이었습니다. 그래서, 그냥 GeSHi상에서 적용할 수 있는 verilog 문법 파일을 하나 만들어봤습니다.

TLM으로 설계가 이동할 것인가?

2006년 10월 23일·1873 단어수·4 분· loading

Verification Assertion AVM HVL SCV Synopsys SystemC SystemVerilog Verilog HDL 검증

Transaction Level Modeling(이후 TLM)이라는 것이 한 2-3년전부터 SoC설계 분야에서 논문/책/툴을 쏟아내고 있습니다. 그만큼 이제 시장 상황이 익어간다는 것이겠지요. 하지만 설계라는 분야에서 RTL에서 TLM 수준으로 추상화 수준이 이동할 것이라고 믿었던 사람들도 이제는 거의 TLM 수준에서 설계가 이루어질 것이라 믿고 있지 않습니다. 그 이유는 무엇일까요?

[verilog] wire와 reg

2006년 9월 13일·2885 단어수·6 분· loading

SoC IP Design Reg RMM Verilog HDL Wire

예전에는 verilog동호회니 asic동호회니 나름대로 활발히 활동했었는데, 점점 숙제도와주기 동호회가 되가서 잘 안가게 되었습니다. 정말 오랫만에 오늘 verilog동호회에 갔는데, 위의 질문이 있더군요. 저 질문은 제가 대답한 것만 한 3번 정도이고.. 자세히 정리해서 쓴적도 한번 있을 정도로 verilog를 배우시는 분들에게 있어서 이해가 어려운 부분이듯 합니다. (이제와서야 이렇게 이야기하지만, 되집어 생각해보면 저도 처음 배울때 위의 것의 차이를 잘 몰랐던것 같구요.)

verilog HDL, System Verilog, system C, e, vera.. PLI

2006년 6월 1일·업데이트 날짜: 2025년 10월 22일·1589 단어수·4 분· loading

SoC IP Design PLI Verilog HDL

Design & Verification Languages # 대충 ASIC 엔지니어들이 사용하는 언어들이죠.. 아니! VHDL을 빼 먹었잖아~! 하고 말 하시는 분도 있겠지만, 개인적으로 석사 3학기때 이후로 VHDL은 안쓰고 있는지라, 잘 몰라서 그렇다.. 라고 생각하셔도 좋겠습니다. 또한, 개인적으로는 VHDL이 verilog에 비하여 많은 부분에서 상당히 밀리고 있으며, 그것이 요즘 경향이라고 생각하고 있는 점도 없지않아 있습니다.