SystemVerilog

검증의 대세는 system verilog?

2006년 11월 28일·1235 단어수·3 분· loading

Verification SystemVerilog Testbench Verification 검증

검증 작업을 시작했다는 포스팅을 얼마전에 했었습니다. 뭐, 일단 검증 시나리오 짜고, function coverage 전략 세우고.. 이런것 부터 시작했습니다만.. verilog로 약간 검증 마인드로 이런 저런 것을 작성하다보니, synthesizable subset의 틀이 얼마나 옭죄고 있었나라는 생각이 심각히 들더군요.. verilog 표준에서 정의된 동작에 대해서 어느정도는 알고 있다고 자부하고 있었는데, 좀더 깊이 알게 되는 기회가 되고 있는 것 같습니다. 얼마전 gil님께서 class와 비슷한 verilog를 말씀하신 이유도 납득이 가구요..

PSL을 포함한 새로운 VHDL 표준.. Verilog를 넘을수 있을까?

2006년 11월 16일·857 단어수·2 분· loading

SoC IP Design Accellera SystemVerilog Verification Verilog HDL VHDL

EEtimes를 보니 VHDL 2006 표준이 Accellera에서 승인되어서 IEEE standard 승인을 기다리게 되었다고 합니다. VHDL 은 제 블로그에서도 몇번 다루었듯이, 초반의 열광적인 지지와는 반대로 설계 언어로서는 Verilog에 비하여 점유율을 높이지 못하고 있었지요. (Gartner Dataquest의 EDA 분석책임자인 Gary Smith 씨에 의하면 오늘날 하이엔드 디자인에서 VHDL 사용이 줄고있다고 합니다. [데이터 출처: EETimes])

Mentor의 Summit Design 인수!

2006년 10월 25일·978 단어수·2 분· loading

SoC IP Design Mentor Graphics Summit Design System Level Design SystemC SystemVerilog 멘토

우와~! 오늘 mentor graphics가 summit design을 인수했습니다. Mentor Graphics 는 뭐 다 아시다시피 EDA업계의 number3 이죠..^^; (누가 넘버 쓰리래~! 넘버 투지.. 라고 멘토 다니는 제 친구는 이야기할지 모르겠지만, 작년 매출상에서 넘버 쓰리 맞습니다…여하튼) Mentor의 (실질적인) 대표적인 툴로는 calibre, FPGA advantage, Modelsim등이 있는데, 아마도 modelsim이 front-end 설계자들 사이에서는 가장 유명할테구요.. 실질적으로 돈이 되는 분야는 calibre라고 들었습니다.

TLM으로 설계가 이동할 것인가?

2006년 10월 23일·1873 단어수·4 분· loading

Verification Assertion AVM HVL SCV Synopsys SystemC SystemVerilog Verilog HDL 검증

Transaction Level Modeling(이후 TLM)이라는 것이 한 2-3년전부터 SoC설계 분야에서 논문/책/툴을 쏟아내고 있습니다. 그만큼 이제 시장 상황이 익어간다는 것이겠지요. 하지만 설계라는 분야에서 RTL에서 TLM 수준으로 추상화 수준이 이동할 것이라고 믿었던 사람들도 이제는 거의 TLM 수준에서 설계가 이루어질 것이라 믿고 있지 않습니다. 그 이유는 무엇일까요?