SystemVerilog

Quiz # Veripage 라는 곳에서 느닷 없이 뉴스레터를 보내왔는데(그동안 왔을 텐데, 스팸 처리 되었을 가능성이 더 높지만..), 거기에 아래와 같은 문제가 있습니다. 다음에서 Z의 값은 어떻게 될까요? 1bit c, e, o, r, t; 2bit [2:0] v, w; 3bit [5:0] x, y; 4bit [6:0] z; 5 6v = {<<{c,e,r}}; 7w = {<<{r,o,c}}; 8x = {>>{v,w}}; 9y = {<<3{x}}; 10z = {>>{y,t}}; SystemVerilog를 써 보신 분들은 보신 적이 있으실 streaming concatenation 연산입니다. 간단히 설명드리면, 병합 연산을 수행하되 « 는 병합 순서에 있어서 right-to-left로, »는 left-to-right로 병합하라는 연산이지요. <<N{}은 N단위로 블록을 잡으라는 의미이구요.

질문 게시판의 내용이지만, 답변은 여기에 ^^; http://theasicguy.com/2009/01/27/dvcon-survey-results-what-do-they-mean/ 에 DVCon Survey 결과가 있었습니다. DVCon은 가끔 언급했지만, verification 부분에서 가장 큰 행사 중의 하나이지요. ESNUG에서도 곧 여러가지 설문 결과나 행사 기간동안 가장 많이 팔린 책들에 대한 언급이 있을 텐데요.. 올 한해 책 지름의 기반이 되겠지요. 여하튼, 설문의 결과는 예상대로.. 라고 말씀드릴 수 있습니다.

어떤 것을 하던지 방법론이라는 것이 중요합니다. 잘 짜여진 방법론은 이후의 모든 일에 영향을 주기 때문이지요. SystemVerilog 기반의 검증은 현재 VMM, AVM 등 여러가지 방법론을 지니고 있습니다(사실 방법론이라기보다 verification library라는 표현이 맞을 지 모르겠습니다만..). 그런데, 문제는 이러한 verification library들이 tool dependent할 요소가 거의 없음에도 불구하고, 실제적으로는 tool dependent하게 만들어졌다는데 있습니다.

5월 11일에 Discovery seminar가 COEX에서 있습니다. 개인적으로는 요즘 최대의 관심 분야가 저전력과 functional verification인데, VMM에 대해서 집중적으로 다룰 예정이라 아주 구미를 자극하고 있습니다. 대략 90%는 참석할 예정입니다. (10%는 회사의 사고에 대비해서..^^;) 참석하고 나서, 대충 요약해서 올리도록 하지요.

“추상화 수준”, “추상화 단계”라 불리는 용어이지요. 아마도 C++를 다루실 때 많이 접하셨을 것이라 생각합니다. ^^; 추상화 수준이라는 것은 말 그대로 추상화의 정도입니다. 추상화의 반대가 구체화라는 것은 아실 것이고, 추상화는 생각에, 구체화는 사물에 가깝다는 것도 아실 것이라 생각합니다. 모든 작품(?)이 다들 그렇지만, 머리 속의 관념이(ASIC에서는 알고리즘) 표현 도구를 통하여 구체화되는 과정을 거쳐서 하나의 작품이 됩니다. 이때 머리속의 관념은 추상화 단계에서 점차 구체화되는데요.. 칩쟁이들이 잘 하는 말로 algorithm level, architecture level, register transfer level, gate level, physical implement level 뭐 이 정도 표현할 수 있겠습니다.

ESNUG과 어떤 관계가 있는지는 잘 모르겠지만, Cooly의 인터뷰나 EDA툴에 대한 각 회사의 소개나 세미나의 동영상 자료가 착실히 올라오는 곳이 바로 http://www.demosondemand.com/ 입니다. 뭐, 대부분은 EDA show같은데서 하는 자사 제품에 대한 세미나 자료이지만, 재미있는 인터뷰라던지 이런저런 영상도 있습니다. 그리고 중요한 것은 몇몇 상당히 좋은 강좌가 있다는 점 입니다. 여기에 system verilog 강좌라던지 AXI 강좌등은 상당히 볼만하더군요. 특히 저에게 system verilog 강좌 시리즈는 아주 유익했습니다. 완전 초보수준은 아니지만, 처음 system verilog에 대한 감을 잡기는 아주 좋을 것입니다. (여담입니다만, 세미나 시간이 제법 깁니다. 피로가 쌓인 상태에서 보다가는 바로 수면 모드로 들어가더군요..^^; 회사에서 야근할때 보다가 몇번 수면 모드로 들어갔던 기억이.. )

요즘에 프로젝트 마무리 관계로 약간 바빠서 이 책을 읽는건 좀 뒤로 미루어야 할 것 같습니다만.. 아기다리 고기다리던 책이 왔습니다. ^^; 여기에서 기대하고 있다고 말씀드렸던,writing testbenches using systemverilog와 Verification Methodolgy Manual for SystemVerilog 입니다. 이 책은 한 2주일후 쯤에 아시는 분은 아실(^^;) 건대 아저씨께 맡겨두겠습니다. 필요하신 분은 2주쯤 후에 건대 아저씨께 문의하세요~

사실 원래 제목은 Springer의 DVCon06, DAC06, ICCAD06의 best selling book이라 지어야 정상이겠죠. 이 글은 Deepchip의 글을 바탕으로 적습니다. DVCon이라는 것이 Design verification engineer들에게 최대의 축제라는 것은 아실테고.. 거기서 많이 팔린 책은 다음과 같습니다. Writing Testbenches Using System Verilog by Janick Bergeron, Feb 2006, ISBN: 0-387-29221-7

이번달 들어서면서 포스팅이 갑자기 적어졌습니다. 직접적인 이유는 검증 일을 시작하면서, 배경 지식을 쌓아두기 위해서 보는 책과 기사들이 너무 늘어나서 머리속에서 정리가 되기 전에 이 부분에 대하여 포스팅 할 엄두가 안나구요..게다가, 검증 작업을 flow에 맞추어 한번 제대로 해 보려고 시작했는데, 일이 끝나기 전에 어설픈 것을 올리기도 뭐해서 그냥 그냥 시간만 흐르고 있습니다.

검증 작업을 시작했다는 포스팅을 얼마전에 했었습니다. 뭐, 일단 검증 시나리오 짜고, function coverage 전략 세우고.. 이런것 부터 시작했습니다만.. verilog로 약간 검증 마인드로 이런 저런 것을 작성하다보니, synthesizable subset의 틀이 얼마나 옭죄고 있었나라는 생각이 심각히 들더군요.. verilog 표준에서 정의된 동작에 대해서 어느정도는 알고 있다고 자부하고 있었는데, 좀더 깊이 알게 되는 기회가 되고 있는 것 같습니다. 얼마전 gil님께서 class와 비슷한 verilog를 말씀하신 이유도 납득이 가구요..