SystemC

Low Power VMM 공개

2009년 2월 26일·946 단어수·2 분· loading

SoC IP Design E LPVMM OPP OVM SystemC Verification VMM 저전력 설계

가끔 올리는 짧은 소식 몇 가지. LPVMM # Synopsys에서 Low Power Verification Methodology Manual을 공개하였습니다 Solvnet ID가 있으시다면 누구라도 여기(http://www.vmmcentral.org/vmmlp)에서 다운 받으실 수 있습니다. 저는 다운만 받고 아직 훓어보지도 못해서 no comment입니다. ^^;

Mentor의 Summit Design 인수!

2006년 10월 25일·978 단어수·2 분· loading

SoC IP Design Mentor Graphics Summit Design System Level Design SystemC SystemVerilog 멘토

우와~! 오늘 mentor graphics가 summit design을 인수했습니다. Mentor Graphics 는 뭐 다 아시다시피 EDA업계의 number3 이죠..^^; (누가 넘버 쓰리래~! 넘버 투지.. 라고 멘토 다니는 제 친구는 이야기할지 모르겠지만, 작년 매출상에서 넘버 쓰리 맞습니다…여하튼) Mentor의 (실질적인) 대표적인 툴로는 calibre, FPGA advantage, Modelsim등이 있는데, 아마도 modelsim이 front-end 설계자들 사이에서는 가장 유명할테구요.. 실질적으로 돈이 되는 분야는 calibre라고 들었습니다.

TLM으로 설계가 이동할 것인가?

2006년 10월 23일·1873 단어수·4 분· loading

Verification Assertion AVM HVL SCV Synopsys SystemC SystemVerilog Verilog HDL 검증

Transaction Level Modeling(이후 TLM)이라는 것이 한 2-3년전부터 SoC설계 분야에서 논문/책/툴을 쏟아내고 있습니다. 그만큼 이제 시장 상황이 익어간다는 것이겠지요. 하지만 설계라는 분야에서 RTL에서 TLM 수준으로 추상화 수준이 이동할 것이라고 믿었던 사람들도 이제는 거의 TLM 수준에서 설계가 이루어질 것이라 믿고 있지 않습니다. 그 이유는 무엇일까요?