Synthesis

방명록에 쓰여진 문의에 대한 답변..(설계의 결과를 보는 법..)

2007년 1월 16일·1856 단어수·4 분· loading

SoC IP Design For Beginners Synopsys Synthesis 설계

(말머리: e-mail로 답변을 달라고 하셨지만, 기본적으로 문제는 공유하는 것이 좋다고 생각해서 posting합니다. e-mail로도 알려 드리겠습니다. 아.. 이제보니 비공개 문의셨군요.. 제가 항상 로그인 상태라서 몰랐습니다. 성함은 제외하였습니다. ) Algorithm쪽, 혹은 System을 배우는 연구실에서 알고리즘의 하드웨어적인 측면의 우수성을 알려고 할때 hardware구현을 시도해 보는 일반적입니다. (혹은 실제 동작을 확인할때도 많이 사용되지요..)

Precision이 Synplify Pro보다 좋은 성능을 낸다고 하네요.

2006년 12월 27일·396 단어수·1 분· loading

CAD Tools FPGA Precision Synthesis

Mentor의 FPGA 합성 툴인 Precision. FPGA 합성 도구.. 삼파전?이라는 글에서 잠시 다룬적이 있는데, 사실 그 글을 사용할때는 예전 FPGA Advantage에 번들링 되어 있던 Precision을 생각하고 썼었는데요.. ESNUG의 글을 보니 Precision이 Synplify Pro보다 더 좋은 결과를 내준다는 보고가 최근에 들어왔네요.

FPGA 합성 도구.. 삼파전?

2006년 11월 13일·1752 단어수·4 분· loading

CAD Tools Altera DC-FPGA FPGA Precision Synplify Synthesis Xilinx

FPGA 의 사용이 늘어나면서 이쪽 합성 분야에 눈독을 들이는 회사들이 늘어나고 있군요.. 사실 FPGA 설계/합성 도구는 무료로 제공되는 경우가 많아서.. (xilinx webpack이나 altera 의 quartus II web version과 같이 말입니다.)비교적 돈이 덜 됩니다만.. 무료로 제공되는 설계도구가 비교적 약한 편이라, 다른 툴을 많이 찾아다니게 되지요..

DC Ultra의 Topographical Synthesis

2006년 10월 16일·1092 단어수·3 분· loading

CAD Tools DesginCompiler Synopsys Synthesis Topographical Synthesis Wireload Model

로직 합성에 많이 사용되는 Design Compiler에서는 전통적으로 통계적인 wire load model을 이용하였습니다. 즉, 합성된 로직의 크기가 어느정도라면, 이때 적용되는 wire의 R, C값이 어느정도가 될지 대략 통계값을 통하여 추정하는 방법입니다. 이러한 wire load model은 0.35um 이전의 공정까지는 어느정도 적용하는데 큰 무리가 없었습니다. 왜냐하면, 로직의 지연(delay)에 있어서 대부분이 cell이라 불리는 logic primivie에서 발생하였기 때문입니다.