PLI

PLI에서 TCP/IP를 통해서 통신하고, perl server에서 처리하기

2007년 12월 4일·1297 단어수·3 분· loading

예전에 PLI에서 윈도우 제어 하려고 별짓을 다했었는데, 그 중에 PLI에서 TK 윈도우를 바로 부른 것도 있었습니다. PLI에서 TK를 부르는(C-TK interwork을 이용한) 방법은 TK 스크립을 거의 직접 쓸 수 있다는 점에서 편리하긴 한데, NCVerilog에서 너무 버전을 심하게 탄다는 단점(TK의 버전도 맞춰 줘야 합니다. -_-;)이 있어서 환경이 바뀌면서 잘 안쓰게 되더군요.

집중이 안되는 여름

2007년 6월 19일·1131 단어수·3 분· loading

Verification PLI Teal Truss Verification VPI 여름

연일 30도를 넘나드는 더위가 계속되고 있습니다. 이럴때 항상 문제가 되는 것이 집중력이 떨어진다는 건데요.. 저도 마찬가지 입니다. (실은 개인적으로 좋은 일이 생겨서 그럴지도 모르겠습니다만 ^^;) 오늘만해도 gcc-MinGW에서 mti vpi 연결시키는 거 때문에 잠깐 modelsim userguide를 보다가, 딴짓을 하기 시작해서 대략한 5시간동안 딴짓을 했습니다.

PLI와 Simulator의 연결(I)

2007년 6월 11일·2317 단어수·5 분· loading

Verification EISC PLI Simulator Verification Verilog HDL

Automated Functional Verification 방법에는 여러 가지가 있지만, testvector 발생 유닛(보통 Directed Random방식을 사용하지요?)과 golden model을 이용한 checker model을 만들어서 DUV(Design Under Verification)의 결과와 비교하는 것이 가장 편한 방법 중에 하나임은 부정할 수 없습니다. (여담입니다만, 국내에서는 많은 경우 golden model없이 설계하는 경우가 많아서 검증을 위하여 작성한 golden model이 실제로 RTL보다도 정확성이 떨어지는 경우가 있다는 것이 문제가 종종 발생합니다. 여기서는 golden모델의 확보에 대한 이야기는 나중으로 미루죠.) 보통 golden model은 C model을 이용하게 되는데, C 모델을 Verilog와 동시에 simulation하는 것은 그리 녹녹한 일이 아닙니다.

verification 시작..

2006년 11월 11일·774 단어수·2 분· loading

Verification Assertion PLI SCV Verification

예전에 99년에 학교에서 첫 버젼의 EISC 를 만들때는 검증에 별 생각이 없었습니다. 뭐, 프로그램 몇개 돌리면 되겠지.. 이런 느낌이랄까요.. 생각해보면, 학교에서 만드는 것은 “학술적으로” 의미가 있는 부분에 대해서는 뭔가 이런 저런 시도를 해 보는데, 실제 중요한 동작 자체는 “벤치 마크 프로그램이 돌아가는” 정도로 그치고 말았었습니다. 그러다보니, 다양한 상황에 대한 검증이나 인터럽트 쪽은 아무래도 부족했었습니다.

Verilog 관련 검색에 대한 친절한(?) 답변과 리퍼러 로그..

2006년 11월 10일·1963 단어수·4 분· loading

SoC IP Design For Beginners AMD Arm EISC PLI Processor Tcl/Tk Verilog HDL 리퍼러 로그 프로세서

요즘에 리퍼러 로그를 보니, 검색을 통하여 들어오시는 분들이 상당하시군요.. (덕분에 gzip 플러그인을 통해 전송량을 절반으로 줄여놨었지만, 다시 트래픽이 차오르고 있습니다. ㅠㅠ; 물론, 많은 분들이 찾아주시는 건 좋은 일이지요.. 이 분야에 관심 있는 분들이 많다는 것이니까요..) 이 포스팅은 리퍼러 로그에 남은 검색어를 통하여 살펴본, 제 블로그에 방문하시는 분들이 관심을 가지는 것에 대한 친절(?)한 답변들입니다. ^^;

verilog HDL, System Verilog, system C, e, vera.. PLI

2006년 6월 1일·업데이트 날짜: 2025년 10월 22일·1589 단어수·4 분· loading

SoC IP Design PLI Verilog HDL

Design & Verification Languages # 대충 ASIC 엔지니어들이 사용하는 언어들이죠.. 아니! VHDL을 빼 먹었잖아~! 하고 말 하시는 분도 있겠지만, 개인적으로 석사 3학기때 이후로 VHDL은 안쓰고 있는지라, 잘 몰라서 그렇다.. 라고 생각하셔도 좋겠습니다. 또한, 개인적으로는 VHDL이 verilog에 비하여 많은 부분에서 상당히 밀리고 있으며, 그것이 요즘 경향이라고 생각하고 있는 점도 없지않아 있습니다.

verilog PLI 배우기(2); VPI handle

2006년 5월 29일·1262 단어수·3 분· loading

SoC IP Design PLI Verilog HDL VPI VPI Handle

지난번에 이야기하고, 너무 많은 시간이 지났군요.. acc_, tf_ 와 다르게 VPI는 handle이라는 데이터 구조체를 이용하여 verilog simulator의 데이터 구조체에 접근합니다. acc_, tf_ 의 경우에도 handle(정확히는 handle이라 부를만한 것)이 없는 건 아니지만, verilog simulator의 실제적인 데이터 object에 직접 접근한다는 개념이 강했습니다. 따라서, 필요한 object의 형태, 크기등의 여러가지 정보를 하나 하나 챙겨봐야 했지요. 하지만, VPI는 handle이라 불리는 복합적인 데이터 구조체를 이용하고, 이를 기반으로 편하게 verilog simulator의 데이터에 접근할 수 있습니다.

Verilog PLI 배우기 (1)

2006년 5월 18일·1182 단어수·3 분· loading

SoC IP Design PLI SoC Verilog HDL VPI

Verilog 사용자가 별로 없는지라(이 이야기에 발끈~하는 엔지니어 분들도 계시겠지만, 사실 C언어 사용자 보다는 적은거 맞잖습니까.., 우리나라 사람들중에 공학도 중에, 전자공학도 중에, verilog HDL을 쓰는 분을 따지면 별로 안되죠..^^) 국내에는 verilog PLI에 대하여 다루고 있는 페이지도 별로 없다. 개인적으로도 verilog PLI 관련 내용은 외국의 웹 페이지나, sutherland의 책을 참조하고 있는데, 국내의 많은 분들도 PLI를 적극적으로 이용하고 있음에 의심에 여지가 없건만 다들 숨기기만 하시니, 참조할 곳이 참 적기만 하다.