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Accellera

Power Format간의 대결..표준으로 가기 위한 노력
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SoC IP Design Accellera CPF Power Estimation Power Format Power Gating Power Island Si2 UPF
참 오랫만에 11시 이전에(그래야봤자 10시 55분입니다만..) 집에 들어왔습니다. 요즘 여러가지 일로 나태했던 벌을 받고 있는듯 하게, 일이 몰려온 관계로 포스팅이 거의 안 이루어지고 있습니다. 여하튼, 오늘할 이야기는.. power format에 대한 이야기입니다. 최근에 들어 EETimes기사를 보고 있자면, 다양한 standard이지요에 대한 donation소식이 속속 들어오고 있습니다.
PSL을 포함한 새로운 VHDL 표준.. Verilog를 넘을수 있을까?
·857 단어수·2 분· loading
SoC IP Design Accellera SystemVerilog Verification Verilog HDL VHDL
EEtimes를 보니 VHDL 2006 표준이 Accellera에서 승인되어서 IEEE standard 승인을 기다리게 되었다고 합니다. VHDL 은 제 블로그에서도 몇번 다루었듯이, 초반의 열광적인 지지와는 반대로 설계 언어로서는 Verilog에 비하여 점유율을 높이지 못하고 있었지요. (Gartner Dataquest의 EDA 분석책임자인 Gary Smith 씨에 의하면 오늘날 하이엔드 디자인에서 VHDL 사용이 줄고있다고 합니다. [데이터 출처: EETimes])