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아무래도 ASIC의 존재 이유가 월등한 성능이라는 측면보다는 비용과 전력소모라는 쪽으로 이동하고 있는 시대이다 보니, 저전력 설계라는 것이 중요한 이슈가 되고 있습니다. 저도 예전에 석사시절에 저전력 CAD도구를 주제로 논문을 썼었는데, 그때 제가 잠정적으로 내린 결론은 이미 만들어진 아키텍쳐에서 RTL수준에서 해낼 수 있는 저전력 설계란 제한적이다.. 라는 사실입니다.

Design & Verification Languages # 대충 ASIC 엔지니어들이 사용하는 언어들이죠.. 아니! VHDL을 빼 먹었잖아~! 하고 말 하시는 분도 있겠지만, 개인적으로 석사 3학기때 이후로 VHDL은 안쓰고 있는지라, 잘 몰라서 그렇다.. 라고 생각하셔도 좋겠습니다. 또한, 개인적으로는 VHDL이 verilog에 비하여 많은 부분에서 상당히 밀리고 있으며, 그것이 요즘 경향이라고 생각하고 있는 점도 없지않아 있습니다.

우리나라에서 마이크로 프로세서를 설계하는 직종을 선택한 것이 간혹 미친짓이 아닌가 생각되는 경우가 있다. 국내에 프로세서를 하는 랩이 몇개나 있을까? 그 졸업생들중에 프로세서관련 일을 하는 사람은 몇명이나 될까? 많은 사람들은 꿈을 버릴수밖에 없다. 우리나라에는 프로세서를 만드는 회사가 거의 없으니까.. 프로세서를 만드는 것은 프로세서 자체를 만든다는 의미도 있지만, 이건 전체의 20%도 안되고, 그 프로세서를 위한 컴파일러, OS, 프로그램, 개발환경을 모두 만들어야 한다는 뜻이다.

지난번에 이야기하고, 너무 많은 시간이 지났군요.. acc_, tf_ 와 다르게 VPI는 handle이라는 데이터 구조체를 이용하여 verilog simulator의 데이터 구조체에 접근합니다. acc_, tf_ 의 경우에도 handle(정확히는 handle이라 부를만한 것)이 없는 건 아니지만, verilog simulator의 실제적인 데이터 object에 직접 접근한다는 개념이 강했습니다. 따라서, 필요한 object의 형태, 크기등의 여러가지 정보를 하나 하나 챙겨봐야 했지요. 하지만, VPI는 handle이라 불리는 복합적인 데이터 구조체를 이용하고, 이를 기반으로 편하게 verilog simulator의 데이터에 접근할 수 있습니다.

간혹.. 간혹 이런 생각이 든다.. 배우고, 연구하는 사람이란 열정이 있어야 하고, 학문하는 즐거움을 알아야 한단다. 예전에는 밤 새워 일을 하는 것이 즐거웠다.. 아니, 일하는 것이 즐거워서 밤을 샜다는 것이 맞겠다. 그런데, 요즘엔 어느순간부터 일이 정말 일로 변해버렸다. 참 이상한 것이 열심히 일할때는 오히려 즐거운데, 문득 문득 일하다가 괜히 딴짓을 한다는 거다. 집중력의 문제인건가.

Verilog 사용자가 별로 없는지라(이 이야기에 발끈~하는 엔지니어 분들도 계시겠지만, 사실 C언어 사용자 보다는 적은거 맞잖습니까.., 우리나라 사람들중에 공학도 중에, 전자공학도 중에, verilog HDL을 쓰는 분을 따지면 별로 안되죠..^^) 국내에는 verilog PLI에 대하여 다루고 있는 페이지도 별로 없다. 개인적으로도 verilog PLI 관련 내용은 외국의 웹 페이지나, sutherland의 책을 참조하고 있는데, 국내의 많은 분들도 PLI를 적극적으로 이용하고 있음에 의심에 여지가 없건만 다들 숨기기만 하시니, 참조할 곳이 참 적기만 하다.

2004년 3월 3일… 프로젝트로 한창 바쁘고, 한창 머리 아프고.. 웍은 미친듯이 돌아가고, 밤은 깊어가고.. 집에는 못가고.. 정리안된 모듈의 인터페이스들마냥 정리안된 책상.. 덕지덕지 붙어있는 포스트잇… 식어버린 커피.. 2004년 3월 3일 밤 10시 10분. 지금은 회사도 이사했고, 개인 PC도 바뀌었고.. 가습기도, 스탠드도 바뀌었군요..

모든일이 다 그렇지만, 책을 본다는 것은 타이밍이 참 중요한 것 같습니다. 요즘에 느끼는 것인데, 예전에는 어렵고 지겹게만 느껴 졌던 책들을 다시 꺼내보면 정말 재미 있는 경우가 많군요. 그 부분에 대한 배경지식이 일천할때는 도대체 무슨 이야기인지 몰라서 흥미가 생기지 않고, 반대로 그 부분에 대해서 너무 잘 알때는 책이 너무 진부한것 처럼 느껴지지요. 물론, 소위 “개론서”라 말하는 기초 서적들은 동일한 일에 대하여 색다른 시각으로 풀어 놓는 경우가 많아서 여러 개론서를 즐겨읽곤 합니다만.. 이런건 대가들의 책에 한정된 일일꺼구요..

오늘 소개드릴 책은 Ciletti의 verilog HDL 책들입니다. 실제로 제가 읽은 책은 Modeling, Synthesis, and Rapid Prototyping with the VERILOG (TM) HDL 과 Advanced Digital Design With the Verilog Hdl 의 두권입니다만, 최신간으로 Starter’s Guide to Verilog 2001 라는 책이 추가 되었더군요.. Ciletti의 책은 기본적으로 “참고서”적인 책입니다. 특히 “Modeling Synthesis… “라는 책은 거의 verilog HDL의 모든 기능에 충실한 책입니다. 다른말로, 처음 HDL을 다루는 분들께 적합다고, 내용도 많고.. 하다는 것이죠.. 약간 다룰줄 아는 분은 그냥 문법이 헷깔리는 부분의 있을때 보기 좋습니다. 저같은 경우도 작업하다가 부록의 system task들을 간혹 참조하고 있습니다.

드디어 이 블로그를 만들고, 좀 제대로 정보가 될 수 있는 글을 쓰려한다.. (그래서 생각한게 책 소개라니.. 좀 그런가? ) 우선 책 정보 ———————————– Verilog 2001: A Guide to the New Features of the VERILOG Hardware Description Language (The International Series in Engineering and Computer Science) by Stuart Sutherland (Hardcover – Jan 15, 2002) ———————————– 아쉽게도 책 표지는 아마존에도 없어서 빼 놓고 이야기 할란다.