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FPGA 의 사용이 늘어나면서 이쪽 합성 분야에 눈독을 들이는 회사들이 늘어나고 있군요.. 사실 FPGA 설계/합성 도구는 무료로 제공되는 경우가 많아서.. (xilinx webpack이나 altera 의 quartus II web version과 같이 말입니다.)비교적 돈이 덜 됩니다만.. 무료로 제공되는 설계도구가 비교적 약한 편이라, 다른 툴을 많이 찾아다니게 되지요..

그림에 대해서는 별다른 감상이 없었던 나에게 있어서 모네는 각별합니다. 물론, 지금 그림도 이 그림이 어떤 그림인지 잘 모르고, 화가가 어떤 사람인지도 잘 모릅니다만.. 그림이 돈내고 볼만한 가치가 있다는 것을 알려준 계기가 모네라고 해도 과언이 아니겠습니다. 학교에서 배웠던 인상파.. 마네 모네 드가.. 외우지 못하면 험악하셨던 미술담당 여선생께 죽도록 매를 맞아야 했으니 열심히 외워서 지금까지도 기억하지요..

예전에 99년에 학교에서 첫 버젼의 EISC 를 만들때는 검증에 별 생각이 없었습니다. 뭐, 프로그램 몇개 돌리면 되겠지.. 이런 느낌이랄까요.. 생각해보면, 학교에서 만드는 것은 “학술적으로” 의미가 있는 부분에 대해서는 뭔가 이런 저런 시도를 해 보는데, 실제 중요한 동작 자체는 “벤치 마크 프로그램이 돌아가는” 정도로 그치고 말았었습니다. 그러다보니, 다양한 상황에 대한 검증이나 인터럽트 쪽은 아무래도 부족했었습니다.

 그동안 몇번의 베터 테스트 과정을 지켜보고 있었는데, 용기는 또 없는지라 업그레이드는 못하고 있었습니다. 이번에 테터 툴 1.1 정식 버젼 업데이트를 보고 바로 깔았는데.. 흠.. 전반적으로는 좀 느려진 느낌이랄까요? 글을 쓰는 반응도 좀 느리고.. (제 컴퓨터가 별로 안좋은 이유도 있겠습니다만..^^;) 제가 설치하고 바로 느낀 좋은 점은 예전에 plugin으로 처리되었던 blogAPI가 기본적으로 포함되었다는 점.. 그리고, 사이드 바 고치려고 스킨을 수정했어야 했는데.. 이 부분이 사이드 바 부분으로 분리되었다는 점 (물론, 이 부분은 나중에 스킨과 플러그인이 지원되어야 좀 더 잘 느낄 수 있겠습니다.)

요즘에 리퍼러 로그를 보니, 검색을 통하여 들어오시는 분들이 상당하시군요.. (덕분에 gzip 플러그인을 통해 전송량을 절반으로 줄여놨었지만, 다시 트래픽이 차오르고 있습니다. ㅠㅠ; 물론, 많은 분들이 찾아주시는 건 좋은 일이지요.. 이 분야에 관심 있는 분들이 많다는 것이니까요..) 이 포스팅은 리퍼러 로그에 남은 검색어를 통하여 살펴본, 제 블로그에 방문하시는 분들이 관심을 가지는 것에 대한 친절(?)한 답변들입니다. ^^;

오늘은 지난번 posting에 이어서 front-end 설계 엔지니어에게 있어서 주요 설계 도구중의 하나인 Design Compiler의 constraint 주는 방법에 대해서 Total negative slack과 Worst Negative slack의 관점에서 간략히 설명해 보겠습니다. Design compiler는 잘 아시다시피 constraint 기반으로 optimization을 진행합니다. 즉, 설계를 어떤 방식으로 합성하여 최적화시키는지는 사용자가 해당 모듈에 대하여 원하는 목표치들.. 동작 주파수, 크기를 설정하면 그 값에 맞추어 합성 및 최적화을 진행하게 됩니다.

제가 설계한 건 아니고, 회사의 simple 32비트 EISC 가 들어간 칩인데.. ETRI와 다목적 RFID /USN 과 같은 wireless sensor network 의 node및 bridge용으로 만들고 있는 칩입니다. 뭐, 사실상 직접적인 target은 센서 노드쪽에서 가장 많이 사용되는 ATMEGA128L을 노리고 있는 칩이지요. 최종적으로는 RF 부분과 통합 설계가 될 예정인데, 그중에 1차 버젼입니다.

자주 가는 동호회인 자월에서 본 사진인데.. 참 인상적입니다. 에바모양 도시락입니다. 이런 도시락을 아까워서 어떻게 먹겠습니까.. ^^; 근데 더 압권은.. 아담 접시! 게다가 포크는 롱기누스의 창이네요.. 나이프도 롱기누스의 창과 잘 어울립니다. 잠깐… ‘이왕이면 나이프도 프로그레스 나이프로 하지’ 하고 생각했다가.. 그럼 커터칼로 먹는 느낌이겠구나.. 라는 생각이 드네요..^^;

오늘 마린 블루스에 갔다가 본 만화.. 아쉽게도 정말 공감가는 글입니다. ^^; 정부의 이공계 지원책이라는 것이 별거 없습니다. 열심히 일한 사람이 합당한 대우를 받을 수 있는 환경을 만드는 것이 가장 중요한 것이겠지요.. 예전에 제가 저희 회사 주식 몇 주를 배당받아 가지고 있을때 교수님께서는 “공부하는 사람은 주식을 하면 공부를 할 수 없다”고 말씀하셨더랬습니다. 저는 몇주 안가지고 있었는데 당시 회사 주식이 널뛰기 하던 시절이라, 정말 거짓말 안보태고 30분에 한번은 주가를 보게 되더군요.. 공부의 집중력은 상당히 떨어지고.. 그래서 몽창 다 팔았던 기억이 있습니다.

verilog news group에는 여러가지 verilog 관련 이야기가 나오는데.. 몇가지만 옮겨 봅니다. Implicit Zero Padding? # verilog의 bit 확장에 대한 부분인데요.. 간략히 써보면 다음과 같은 질문입니다. verilog가 큰 수에 작은수를 대입할때 ‘0’으로 채우는 것으로 알고 있어. 1module tilde (output reg[7:0] z, input [3:0] a); 2 always @* begin 3 z = ~a; 4 end 5endmodule 위의 예에서도 상위 4비트는 ‘0’이 되어야 겠지? 하위 4비트는 당연히 a의 반전이겠지만 말야.. 근데, 적어도 modelsim에서는 상위 4비트가 항상 1이 된다! 내가 잘못 이해한거야? 아님 모델심 문제야?