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대부분의 회사에서 MS office를 기반으로 문서 작업을 하실텐데요. 저희 회사도 별다르지 않습니다. 그런데, 회사에서 “워드”로 문서 작업할 때 고생을 많이 하는 것이, 그림이 많아지면 열 때 한참 시간이 걸린다거나, 다른 부분의 내용을 갖다 붙이면 열심히 붙여둔 제목 순서가 어긋나 버린다던지.. 그런 일이 빈번합니다. 개인적으로 CVS의 열성적인 사용자인데, CVS 에서 binary형식의 word파일은 사실 버전 관리가 정상적으로 이루어진다고 볼 수 없죠(수많은 카피본을 만들뿐이니까요.). 그래서, 한 2년 전부터 간단한 문서는 MS word로, 매뉴얼과 Technical report는 LaTeX 으로 작성하고 있는데 아주 성공적으로 정착했다고 개인적으로 자평합니다.

Daum에서 Adclix라는 것이 나왔다고 해서 한번 달아봤습니다. 올블로그에서 워낙에 난리라서 뭔가 하고 시험삼아 달아보기는 했는데, 구글 애드센스보다는 약간 더 깔끔해보이지만, 광고의 특성상 별로입니다. ^^; 게다가, EDA 업체의 제품광고나 Fabless 업체들의 구인 광고 같은 것이 올라오면 또 모를까, 시험삼아 달아본 광고중에서 이 블로그와 그나마 연관성 있는건 AMD cpu 광고 정도일까요..(하긴, 구글 에드센스도 국외에서는 해당 부분 광고가 도움이 많이 됩지만 국내에서는 이런 업체에서 광고를 낼리 없으니까요..)

검증에 있어서 고려되어야 하는 사항중에 하나는 “언제 검증을 그만 둘 것인가”입니다. 너무나도 쉬운 질문이지요? 뭐, 검증할 부분을 다하면 검증을 그만 두면 되죠. 그럼 질문을 바꿔보겠습니다. “검증할 부분에 대하여 모두 검증했는지는 어떻게 알지요?” 그것이 오늘 말씀드릴 coverage에 대한 부분입니다. 사실 이쪽 계통에서 coverage라는 이름으로 검색하면 처음에 나오는 것은 아마도 falut coverage/test coverage일 것입니다. DFT /Testing 부분에서 사용하는 용어인데, 만들어진 test vector가 얼마나 많은 tr. 을 천이시켜 볼 수 있느냐를 나타내는 말이죠(값을 천이시킬 수 있어야지만, stuck-at-0/stuck-at-1 fault를 잡아낼 수 있으니까요). 여하튼.. 이때 test coverage는 입력된 테스트 벡터에 의하여 천이 시킬 수 있는 transistor의 비율을 나타냅니다.

시납시스에서 저전력 분야에 대한 설계 세미나(실제적으로는 툴 소개겠지요?)가 있습니다. 작년에도 참가하긴 했었는데.. 작년과 비슷한 내용이 아닐까.. 라는 선입견이 약간 생깁니다. 시납시스의 저전력 세미나는 최신 경향을 받아들이기는 좋은데, 문제는 synopsys에서 제안하는 methodology를 지원하는 fab이 TSMC, UMC정도 밖에 없고.. 이 methodology를 지원하는 라이브러리를 사용하려면 추가 NRE를 내야 하는 경우가 많다는 점이겠지요. (즉, 대기업의 methodology team이 아니면 해당 기법을 바로 받아들이기가 상당히 어렵다는 말이 됩니다.)

요즘에 방명록을 통해서 저에게 질문을 해 주시는 분들이 많습니다. 감사드립니다. 제가 많이 부족한 관계로 그다지 속시원한 이야기를 들려드리기는 어렵겠습니다만, 더 문제는 방명록이 별도의 탭을 눌러야 해서 확인을 잘 못하고 있는 관계로 답변이 늦어지는 경우가 많았습니다. 그래서, 게시판을 하나 만들어 링크해 두었습니다. 혹시라도 하시고 싶은 말씀이라던지, 질문을 해 주시면 아는 한도내에서는 답변을 하도록 하겠습니다. ^^;

“추상화 수준”, “추상화 단계”라 불리는 용어이지요. 아마도 C++를 다루실 때 많이 접하셨을 것이라 생각합니다. ^^; 추상화 수준이라는 것은 말 그대로 추상화의 정도입니다. 추상화의 반대가 구체화라는 것은 아실 것이고, 추상화는 생각에, 구체화는 사물에 가깝다는 것도 아실 것이라 생각합니다. 모든 작품(?)이 다들 그렇지만, 머리 속의 관념이(ASIC에서는 알고리즘) 표현 도구를 통하여 구체화되는 과정을 거쳐서 하나의 작품이 됩니다. 이때 머리속의 관념은 추상화 단계에서 점차 구체화되는데요.. 칩쟁이들이 잘 하는 말로 algorithm level, architecture level, register transfer level, gate level, physical implement level 뭐 이 정도 표현할 수 있겠습니다.

다른 많은 분들도 그러시겠지만, 저 역시 그리 축구 전문가도 아니고…가끔 재미난 경기가 있으면 챙겨보는 정도입니다. 어제 국가 대표의 우루과이 전을 보고나니, 냄비 근성이 발휘되어서 한줄..^^; 전반적으로 조직력이 안좋은건 그렇다고 칩시다. 오랫만에 만난것이니.. 하지만, 집중력이 떨어졌다는 건 문제였습니다. 첫번째 실점 장면이전에 공격적으로 나가고 있었는데, 문제는 너무 공격적이다보니 수비에 문제가 발생했다는 것입니다. 수비에서 가장 기본은 라인 유지에 있는데, 라인이 유지 되지 못한점. 김동진선수가 맨마킹을 포기하고 볼을 걷어내려 했지만 실패한점. 둘다 집중력 문제입니다.

ESNUG과 어떤 관계가 있는지는 잘 모르겠지만, Cooly의 인터뷰나 EDA툴에 대한 각 회사의 소개나 세미나의 동영상 자료가 착실히 올라오는 곳이 바로 http://www.demosondemand.com/ 입니다. 뭐, 대부분은 EDA show같은데서 하는 자사 제품에 대한 세미나 자료이지만, 재미있는 인터뷰라던지 이런저런 영상도 있습니다. 그리고 중요한 것은 몇몇 상당히 좋은 강좌가 있다는 점 입니다. 여기에 system verilog 강좌라던지 AXI 강좌등은 상당히 볼만하더군요. 특히 저에게 system verilog 강좌 시리즈는 아주 유익했습니다. 완전 초보수준은 아니지만, 처음 system verilog에 대한 감을 잡기는 아주 좋을 것입니다. (여담입니다만, 세미나 시간이 제법 깁니다. 피로가 쌓인 상태에서 보다가는 바로 수면 모드로 들어가더군요..^^; 회사에서 야근할때 보다가 몇번 수면 모드로 들어갔던 기억이.. )

Tapeout 직전에 발생한 여러가지 문제들이 좋은 방향으로 해결되었습니다. 칩쟁이들한테 칩이란 항상 엔지니어의 피와 땀을 요구한다더니만, 별거 아닌 칩이라고 피와 땀까지는 아니더라도 잠과 자유시간을 요구하더군요. 결과적으로 책임감을 가지고 매단계에서 좀더 꼼꼼하게 챙기지 못한 저에게 일차적인 책임이 있다는 것이 사실이겠지요. 같이 일하는 친구들이 처음하는 일이라 이런 저런 사항을 놓칠 수 있다는 걸 충분히 인지했어야 했는데, 저의 나태함으로 Tapeout 직전에서야 비로서 이것 저것 챙겨보고, 그로 인하여 문제를 인지하는 시점이 늦어버렸다는 것이 비극의 시작이었던 것입니다.

블로그의 글이 급격히 줄어든 점 죄송합니다. Tapeout 직전에 문제가 발생해서, 한달간 사는게 사는 것이 아닙니다. 저와 같이 일하는 친구들은 더 힘들겠죠. 곧 T/O하면 다시 좋은 글로 찾아뵙겠습니다. ^^