Verification

DVCON US 2020 virtual로 개최된지 1년정도되어 대부분의 video가 open되었습니다. Schedule에서 각 presentation을 볼 수 있으니, 궁금하신 분들은 확인해보시면 되겠습니다 https://2020.dvcon-virtual.org/ https://2020.dvcon-virtual.org/schedule/full?date=2020-03-02 DVCON에서 검증 관련해서 신박한 아이디어를 얻을 수도 있으니, UVM을 굳이 사용하지 않으시더라도(요즘 UVM이 워낙 주류로 DVCON에서 다뤄지다보니, 가끔 UVM을 안쓰면 DVCON에서 볼게 없다고 하시는 분들이 있어서..) 얻으실 것이 있을 것으로 봅니다.

얼마전부터 parallel simulation이 큰 이슈가 되었습니다. 몇몇 기사에서는 3세대 simulation 기법이라고 이야기하더군요. Verilog-XL 처럼 interpreter 형태를 1세대로, 2 세대를 finesim, VCS, NCVerilog 처럼 compiled 형태를 2세대로, 그리고, 다수의 processor를 동시에 쓰는 형태를 3세대로 이야기하는 거죠. 그간 simulation에서 multicore를 사용하는 건 별로 없었죠. 정확히는 wave dump나 assertion/coverage check 같은 걸 병렬로 하는 건 있었지만, simulation core 자체를 multicore로 하는게 별로 없었던 거죠.

오랜만에 책 소개입니다. https://www.amazon.com/Getting-Started-UVM-Beginners-Guide/dp/0615819974 지난 연휴때 읽어볼 요량으로 샀는데, 이곳 저곳 다니다가 이번 연휴 때 읽게 되었습니다. 특이하게 스타벅스에서 읽었네요. (음.. 제 생활 패턴으로 봤을 때 안 특이한건가.. 싶기도 하네요..) 이 책은 사진을 보시면 아시겠지만 엄청나게 얇습니다. 솔직하게 이야기하면, 받고나서 좀 아까웠습니다. (뭐 두꺼운게 좋은 책이란 말은 아닙니다만, 이렇게까지 얇으면 본전 생각이 살짝… 어흠 어흠)

바로 밑에 DVCON 2016리뷰가 있는 걸 보니, blog에 얼마나 무관심했는지 약간 죄책감이 듭니다만 꺼리가 생겼으니 써야겠죠. DVCON(Design & Verification Conference)은 산업계에서 주도해서 열고 있는 회의로, DVCON을 주최하고 있는 Accellra(http://accellera.org/)가 SystemC, VHDL, SystemVerilog, UVM, IP-XACT, UPF등의 굵직굵직한 산업계의 주요 표준을 만들고, IEEE-SA와의 협력을 통해서 국제 표준으로 등록하고 있는 단체라는 점을 고려하면 그 성격을 파악할 수 있을 것입니다.

DVCON2016(https://dvcon.org/) 에 다녀왔습니다. DAC15때 Draft만 적고 publish를 못한 전력이 있어서, 되도록 빨리 쓰고 올릴려고 했습니다만, 쉽지 않았습니다. DVCON은 처음 다녀왔는데요. 일단 주제가 Verification이라는 부분으로 한정되어 있어서 내용에 대한 집중이 좋았다는 측면에서 DAC보다 괜찮았습니다. (물론, DAC의 경우 설계, 검증, 공정, 소프트웨어를 포괄하는 더 다채로운 행사와 폭넓은 내용을 포괄하고 있습니다만, 실제로 수많은 섹션이 동시에 열리면서 제가 직접 볼 수 있는 건 아주 제한적이라는 점이 안타까웠거든요.)

예전에 simulator를 만들때 cross platform에서 GUI를 만드는 것이 참 어려웠던 기억이 있습니다. 그나마 좀 쓸만한 것이 TK 기반의 gui들인데, 그나마 perl-tk를 이용하는 것이 가장 무난했던 것 같습니다. (그 전에는 TCL/TK를 썼지만, linux에 perl은 windows를 제외한 대부분의 platform에 porting되어 있으니까요.. 단, perl-tk는 가끔 없는 것도 있다는 것이 함정)

이거 사실 어려운 거 아닌데, 생각보다 모르시는 분들이 많으시네요.. HM model에 보면 doc directory에 doxygen을 통해서 문서를 생성할 수 있도록 설정이 되어 있고, graphviz를 이용해서 아주 훌륭한 class 상속관계도를 볼 수도 있습니다. 저는 Linux에서라면야 대부분 깔려있겠지만, 혹시라도 안깔려 있다면 sudo apt-get이나 sudo yum install 통해서 doxygen package와 graphviz package를 설치하십시요.

IT-SoC 센터에서 SystemVerilog Verification을 한다기에 들어왔습니다. 몇년째 책을 보고 예제 몇 개 끄적이다가 잊고.. DPI오~ 예제 몇 개 끄적여보다 잊고.. OVM사용해보고.. 예제 몇 개 끄적여보다 잊고.. UVM 오~~ 예제 몇 개 끄적여보다 잊고를 반복하고 있어서, 이번에는 제대로 듣고 업무에 적용을 해 봐야겠다는 생각이 있습니다. 근데.. 초반 2일이 SystemVerilog for Design section이네요.. 음.. 음.. 내일 부터가 기대됩니다. 2일동안 verification을 얼마나 깊이 다룰지 걱정이 쪼금(이라고 쓰고, ‘많이’라고 읽는..)됩니다. 

Functional Simulation를 주력 tool로 삼고 있는 Cadence와 Mentor에서는 각각 functional verification method와 다양한 라이브러리, 그리고 양질의 자료를 주고 있는데요. 물론, 자사의 simulation tool을 위주로 설명하고 있지만, 개념을 이해하는데는 별로 어려움이 없으니 한번 볼만 하죠. Cadence에서 중요한 검증 관련 자료를 모아둔 곳이 있습니다. 이번에 Cadence에서는 verification goldmine이라는 글이 올라왔는데, 괜찮은 읽을 거리들이 모여 있습니다. (로그인이 필요한데 cadence user가 아니더라도 등록가능합니다.)

예전에 후배가 한 세미나 자료에서 그림을 많이 발췌합니다. 항상 검증을 언제 끝낼 것인가 하는 문제는 어렵습니다. 그래서, 검증할 때 coverage를 측정하여 검증을 언제 마칠것이냐 하는 것을 참고하게 됩니다. Functional verification때 고려하는 coverage로는 code coverage와 function coverage라는 것이 있는데, code coverage는 RTL 코드에 대한 분석을 기반으로 해당 문장이나 표현, 가능한 데이터 흐름이 현재 사용하고 있는 test program(혹은 stimulus) 에 의하여 어느 정도 수행되었는지 측정하는 것입니다.