IP Design

Xilinx, Altera, Quicklogic.. FPGA 이야기.

2006년 10월 21일·1861 단어수·4 분· loading

SoC IP Design For Beginners Altera FPGA Structred ASIC Xilinx

가끔 컴퓨터 부품 리뷰에 보면 웃지못할 기사들이 버젓이 쓰여지는 일이 있습니다. 예를 들면 “이 캡쳐 보드에는 핵심칩으로 xilinx spartan 2가 사용되었고, 이 칩은 다른 무슨 보드에서 사용된 칩이다.” 이런 기사 말입니다. 이러한 기사는 어찌보면 FPGA/CPLD에 대한 이해부족으로 나온 기사라 생각됩니다. Xilinx , Altera 라는 회사에서 나온 대부분의 칩은 FPGA 나 CPLD 이며, 이러한 칩들은 필요할때마다 구현하고자 하는 논리 회로를 올릴 수 있도록 구성된 칩입니다.

Sun의 Project Blackbox

2006년 10월 19일·2207 단어수·5 분· loading

SoC IP Design Project Blackbox SUN 데이터센터

오늘 ZDnet에 재미난 기사가 떠서 적어봅니다. Project Blackbox는 데이터 센터 유닛하나를 통째로 화물용 컨테이너에 넣어두고, 필요할때 이를 이동/확장하는 개념이라고 생각됩니다. 시스템에 대한 Sun의 새로운 시도인데, 아무래도 서버실 공간 문제로 고민하는 기업들에게는 좋은 대안이 될 것이라 생각합니다. 건물을 새로 만들거나, 따로 건물의 공간을 할당하지 않고 서버실을 확충할 수 있으니 말입니다.

2006년 장기 설비 투자에서 삼성이 인텔을 앞섰다네요..

2006년 10월 18일·553 단어수·2 분· loading

SoC IP Design 삼성 인텔 장기 투자

EETime에 나온 기사인데.. 이런 기사라면.. 벌써 우리나라 언론에서 난리가 났을법 한데.. 제가 잘못 읽은 건가요.. 아니면, 삼성 홍보팀의 대응이 느린건가요.. 여하튼.. 오늘 인텔이 2006년 투자 예상액을 57~59억 달러로 조정했다고 합니다. 당초에는 약 67억 달러가량의 투자를 예상하고 있었다는군요.. (음.. 거의 딴세상 이야기 같습니다.)

Linux 커널에 실시간 기능이 추가되다!

2006년 10월 13일·385 단어수·1 분· loading

SoC IP Design Kernel 2.6.18 Linux RTOS

Embedded system 에서 많이 사용되는 RTOS 들이 있지만, 고성능 기기들에서 요즘에 관심을 끄는 OS는 아무래도 Linux 와 WindowsCE 가 아닌가 싶습니다. 두 가지는 OS는 desktop에서의 탄탄한 지원을 바탕으로 embedded까지 내려왔는데, 사실 real time기능이 약하다는 단점을 지니고 있었습니다. linux의 경우 real time기능을 강화하기 위하여 RTLinux 나 montavista 등의 real time kernel patch가 적용된 버젼들이 있었습니다.

PeakStream: GPU를 이용한 범용 수치연산!

2006년 10월 10일·840 단어수·2 분· loading

SoC IP Design API GPU PeakStream 멀티프로세서

MPR 10/2일자에 PeakStream이라는 재미있는 라이브러리(플랫폼?)에 대한 내용이 있어서 좀 살펴봤습니다. PeakStream이라는 회사의 플랫폼은 GPU를 이용하여 범용 수치 연산을 하기 위한 여러가지 방법(API)을 제공하는 것인데요.. 상당히 재미있습니다. 다음 그림은 peakstream의 아키텍쳐를 보여주는데, 간단히 설명드리자면 연산량이 많은 응용분야에서 peakstream의 API를 써서 프로그래밍하고, 이것이 현존하는 GPU에 연산기능을 mapping해서 병렬 연산을 한다는 구조입니다.

신화의 세계에 살것인가?

2006년 9월 28일·1064 단어수·3 분· loading

SoC IP Design Debugging 검증 디버깅 버그

개인적으로 SoC에서 가장 재미있게 생각하는 부분이 검증/디버깅입니다. 처음부터 버그없는 넘을 만들면 좋겠지만, 그럴수 없다면 효과적인 검증과 디버깅은 “비용을 소모하는 부수적인 일”이 아니라 이미 필수적인 일인 것입니다. 간혹 몇몇 경영자분들께서 “자신이 실수를 하고 자신이 디버깅하는데 시간과 돈을 소모하는 건 전적으로 엔지니어의 부주의다.”라고 말씀하시곤 하는데, 50%는 납득하지만, 50%는 절대 납득할 수 없습니다.

캐쉬를 신봉하지 말지어다.

2006년 9월 26일·1222 단어수·3 분· loading

SoC IP Design 마이크로 프로세서 캐쉬

가끔.. 정말 가끔.. 캐쉬를 신봉하시는 분들이 계십니다. 언제나 어디서나 누구에게나 캐쉬가 좋다! 라는 분들이지요. 캐쉬 메모리는 기본적으로 지역성의 원리(principle of locality)를 이용하는 메모리입니다. 즉, 이 세상의 대부분에 적용되는 80:20의 원리.. 이것이 캐쉬에서도 적용되어서 “메모리 접근중의 대부분은 특정한 부분에 이루어진다.”라는 특성을 지니게 됩니다.

verilog-mode: verilog coder를 위한 Emacs의 친구..

2006년 9월 19일·1279 단어수·3 분· loading

SoC IP Design Emacs Verilog-Mode VerilogHDL

태초에 두가지 에디터를 종교로 삼는 집단이 있었으니, 한 부류는 vi를 숭배했으며 또한 부류는 emacs를 숭배하였다. 종종 신앙으로까지 불리울 정도로 Emacs 나 vi 는 폭넓은 사용자 층을 지니고 있습니다. 물론, 국내에서는 unix/linux환경보다는 압도적인 PC환경이고, 설계도 왠만하면 PC에서 수행하려는 경향이 강한지라.. ultraedit 나 acroedit 를 좋아하시는 분들이 더 많습니다.

프로세서/비메모리 반도체 설계를 희망하시는 분들께..

2006년 9월 16일·1362 단어수·3 분· loading

SoC IP Design 비메모리 반도체 프로세서

간혹, 학부의 후배들이 반도체 설계쪽 일을 하려면 어떻게 해야 하냐고 물어보더군요. 뭐, 저같은 경우는 해당 연구실에 들어가라고 하지만.. 참 추상적인가 봅니다. 비메모리 반도체라는 것은 사실 상당히 넓은 범위를 의미하므로, 제가 하는 쪽 분야 즉, 로직 설계 부분(소위 front-end라고 하는..)에 대해서만 이야기를 하고자 합니다.

시납시스의 여전한 이야기.. SNUG Seoul 2006, MiniDAC

2006년 9월 14일·1869 단어수·4 분· loading

SoC IP Design SNUG Synopsys

HDL을 이용해서 로직을 설계하고, 비메모리 반도체 만드는 사람들에게 있어서 필수 설계 도구(CAD)툴로는 synopsys의 design compiler를 들수 있겠습니다. 로직 합성 분야에서 약 90%이상의 점유율을 보이고 있는 것으로 조사(ESNUG에 따르면)되고 있으니, 거의 표준 설계 도구겠지요.. 이 synopsys에서 오늘 miniDAC을 진행했습니다. babyworm은 이런 쇼를 좋아하는 편이라 올해도 빠지지 않고 갔지요. 시납시스에 있어서 가장 중요한 이슈는 이제 더이상 로직합성이 아닙니다 (가장 중요한 돈 벌이도구임에는 틀림없고, 여전히 중요합니다만..). 전체 설계 과정인 “HDL설계 및 시뮬레이션” -> “로직 합성” -> “auto P&R” 과정에서 중간에서 압도적인 점유율을 가지고 있고, 가장 중요한 과정을 잡고 있는 시납시스는 요즘 auto P&R부분에 상당한 신경을 쓰고 있습니다. 즉, HDL 설계 이후의 모든 과정을 점유하고자 하는 의욕을 보이고 있고, 그 성과는 아주 가시적으로 보입니다. auto P&R에서 한창 잘 나가던 apollo라는 툴을 가지고 있던 avant!사를 인수합병하면서, 새롭게 astro라는 툴을 내놓았고(사실 거의 apollo와 비슷했습니다.), 이제는 design compiler의 GUI인 design vision과 유사한 모양새를 가진 IC compiler를 주력으로 만들었으니까요.