IP Design

Power Format간의 대결..표준으로 가기 위한 노력

2006년 11월 22일·931 단어수·2 분· loading

SoC IP Design Accellera CPF Power Estimation Power Format Power Gating Power Island Si2 UPF

참 오랫만에 11시 이전에(그래야봤자 10시 55분입니다만..) 집에 들어왔습니다. 요즘 여러가지 일로 나태했던 벌을 받고 있는듯 하게, 일이 몰려온 관계로 포스팅이 거의 안 이루어지고 있습니다. 여하튼, 오늘할 이야기는.. power format에 대한 이야기입니다. 최근에 들어 EETimes기사를 보고 있자면, 다양한 standard이지요에 대한 donation소식이 속속 들어오고 있습니다.

PSL을 포함한 새로운 VHDL 표준.. Verilog를 넘을수 있을까?

2006년 11월 16일·857 단어수·2 분· loading

SoC IP Design Accellera SystemVerilog Verification Verilog HDL VHDL

EEtimes를 보니 VHDL 2006 표준이 Accellera에서 승인되어서 IEEE standard 승인을 기다리게 되었다고 합니다. VHDL 은 제 블로그에서도 몇번 다루었듯이, 초반의 열광적인 지지와는 반대로 설계 언어로서는 Verilog에 비하여 점유율을 높이지 못하고 있었지요. (Gartner Dataquest의 EDA 분석책임자인 Gary Smith 씨에 의하면 오늘날 하이엔드 디자인에서 VHDL 사용이 줄고있다고 합니다. [데이터 출처: EETimes])

Verilog 관련 검색에 대한 친절한(?) 답변과 리퍼러 로그..

2006년 11월 10일·1963 단어수·4 분· loading

SoC IP Design For Beginners AMD Arm EISC PLI Processor Tcl/Tk Verilog HDL 리퍼러 로그 프로세서

요즘에 리퍼러 로그를 보니, 검색을 통하여 들어오시는 분들이 상당하시군요.. (덕분에 gzip 플러그인을 통해 전송량을 절반으로 줄여놨었지만, 다시 트래픽이 차오르고 있습니다. ㅠㅠ; 물론, 많은 분들이 찾아주시는 건 좋은 일이지요.. 이 분야에 관심 있는 분들이 많다는 것이니까요..) 이 포스팅은 리퍼러 로그에 남은 검색어를 통하여 살펴본, 제 블로그에 방문하시는 분들이 관심을 가지는 것에 대한 친절(?)한 답변들입니다. ^^;

Verilog newsgroup에서의 몇가지 이야기

2006년 11월 4일·1625 단어수·4 분· loading

SoC IP Design For Beginners Coding Guideline Verilog HDL Zero Padding

verilog news group에는 여러가지 verilog 관련 이야기가 나오는데.. 몇가지만 옮겨 봅니다. Implicit Zero Padding? # verilog의 bit 확장에 대한 부분인데요.. 간략히 써보면 다음과 같은 질문입니다. verilog가 큰 수에 작은수를 대입할때 ‘0’으로 채우는 것으로 알고 있어. 1module tilde (output reg[7:0] z, input [3:0] a); 2 always @* begin 3 z = ~a; 4 end 5endmodule 위의 예에서도 상위 4비트는 ‘0’이 되어야 겠지? 하위 4비트는 당연히 a의 반전이겠지만 말야.. 근데, 적어도 modelsim에서는 상위 4비트가 항상 1이 된다! 내가 잘못 이해한거야? 아님 모델심 문제야?

multiple port net의 fixing

2006년 11월 2일·업데이트 날짜: 2025년 10월 22일·1092 단어수·3 분· loading

SoC IP Design For Beginners Assign Feedthrough Net Multiple Port Synopsys 설계 초보

오늘은 HDL을 이용해서 설계하시는 초보자 분들께서 많이 실수하시는 feedthrough net 문제에 대해서 이야기하고, 이를 synopsys에서 해결하는 방법에 대해서 간략히 설명하겠습니다. HDL을 가지고 예술을 하는 것이 아니라면, 최종적으로 구현에 목적을 두어야 한다는 것은 자명합니다. 따라서, 합성 도구에서 좀 더 잘 받아들일 수 있는 형태로 코드를 만드는 것이 더 좋은 결과를 보일 것이라는 것도 당연하겠지요.

Fab과 EDA 업체들.. Fab은 울고.. EDA는 웃고?

2006년 10월 31일·1232 단어수·3 분· loading

SoC IP Design Cadence EDA FAB Foundary GSMC Mentor SMIC TSMC 매출 파운드리

EETimes의 RSS newsfeed를 보고 있노라면, 때가 때인지라 요즘 3/4분기 매출현황들이 이곳 저곳에서 발표되고 있습니다. 뭐, 공돌이라 사실 매출에 별 관심 없기에 별로 신경 안쓰고 제목정도만 보고 있는데요.. 재미있게도 파운드리 회사들은 대부분 매출 실적이 별로인데 반해서, EDA는 실적이 나쁘지 않더군요.. 그래서 좀 봤습니다. 파운드리쪽을 보면… SMIC는 적자라고하고, TSMC는 흑자폭이 줄어들었다고 하네요.. 아, UMC는 매출이 늘었다네요.. 국내 Fab인 동부 전자는 어떤지 모르겠네요. 작년에는 8위 였는데 말입니다. 종합 반도체 회사인 삼성이나 매그나 칩같은 곳은 따로 매출/수익률 발표가 안되는지 모르겠구요..(매그나 칩은 작년 5위였네요!) GSMC, Siltera같은 신생 Fab이 어떤지도 궁금한데.. 별 소식은 없습니다. (아 검색해보니 GSMC가 2004년에는 가장 성장한 파운드리사로 선정되어 있네요.. ^^; 저희 회사에서는 GSMC 라이브러리 버그땜에 고생한 경험이 있어서 -_-;)

GeSHi를 사용하는 CodeHighlighter를 위한 verilog문법 정의 파일

2006년 10월 28일·386 단어수·1 분· loading

SoC IP Design GeSHi Syntax Highlighting Verilog HDL

테터보드나 WordPress에서 GeSHi라는 문법 강조기를 이용하여 code highlighting 모듈이 많이 만들어지고 있습니다. 제가 사용하고 있는 Lang-to-HTML도 그렇구요.. 아쉬운 점은 제가 블로그상에 자주 포스팅하는 내용이 verilog HDL이라는 하드웨어 설계/기술 언어를 사용해서 설명되는 경우가 많은데.. GeSHi에는 verilog HDL code에 대한 하이라이팅 기능이 없다는 것이었습니다. 그래서, 그냥 GeSHi상에서 적용할 수 있는 verilog 문법 파일을 하나 만들어봤습니다.

Metastable문제와 clock domain crossing문제

2006년 10월 28일·1765 단어수·4 분· loading

SoC IP Design For Beginners CDC Clock Domain Crossing Metastable

아마도 비메모리 반도체 설계를 지망하시는 분들이 입사시 면접에서 가장 많이 받는 질문중의 하나가 바로 “metastable이 무엇이며, 이를 어떻게 해결할 수 있는지 설명해 보세요” 가 아닌가 생각합니다. 실제로 미국 비메모리 반도체 설계(ASIC designer) 직종의 면접에서 가장 많이 질문으로 사용되는 문제가 무엇인지 이야기가 나온적이 있는데, 위의 문제가 가장 많이 사용되었다고 하네요.. (이 내용을 어디서 봤는지는 잊었습니다.)

Mentor의 Summit Design 인수!

2006년 10월 25일·978 단어수·2 분· loading

SoC IP Design Mentor Graphics Summit Design System Level Design SystemC SystemVerilog 멘토

우와~! 오늘 mentor graphics가 summit design을 인수했습니다. Mentor Graphics 는 뭐 다 아시다시피 EDA업계의 number3 이죠..^^; (누가 넘버 쓰리래~! 넘버 투지.. 라고 멘토 다니는 제 친구는 이야기할지 모르겠지만, 작년 매출상에서 넘버 쓰리 맞습니다…여하튼) Mentor의 (실질적인) 대표적인 툴로는 calibre, FPGA advantage, Modelsim등이 있는데, 아마도 modelsim이 front-end 설계자들 사이에서는 가장 유명할테구요.. 실질적으로 돈이 되는 분야는 calibre라고 들었습니다.

국외 논문 무료 검색 및 열람 서비스!

2006년 10월 24일·526 단어수·2 분· loading

SoC IP Design ACM IEEE 국외 논문 논문 검색 전자 도서관

나름대로 공학자의 길을 지망하는지라 논문을 챙겨보고 있는데, 그동안은 학생 신분을 빙자하여 매년 얼마씩의 돈을 내고 ACM portal을 이용하고 있었습니다. (IEEE는 computer society 회원이기는 한데 Digital library는 너무 비싸서..ㅠㅠ; 다행히 학교에서 IEEE xplorer는 되었기에 좋았습니다만..) 내년부터는 학생 신분이 끝나고 1년간 할인해주는 기간도 끝나는지라.. 상당히 고민중이었습니다.