For Beginners

Verilog 관련 검색에 대한 친절한(?) 답변과 리퍼러 로그..

2006년 11월 10일·1963 단어수·4 분· loading

SoC IP Design For Beginners AMD Arm EISC PLI Processor Tcl/Tk Verilog HDL 리퍼러 로그 프로세서

요즘에 리퍼러 로그를 보니, 검색을 통하여 들어오시는 분들이 상당하시군요.. (덕분에 gzip 플러그인을 통해 전송량을 절반으로 줄여놨었지만, 다시 트래픽이 차오르고 있습니다. ㅠㅠ; 물론, 많은 분들이 찾아주시는 건 좋은 일이지요.. 이 분야에 관심 있는 분들이 많다는 것이니까요..) 이 포스팅은 리퍼러 로그에 남은 검색어를 통하여 살펴본, 제 블로그에 방문하시는 분들이 관심을 가지는 것에 대한 친절(?)한 답변들입니다. ^^;

Verilog newsgroup에서의 몇가지 이야기

2006년 11월 4일·1625 단어수·4 분· loading

SoC IP Design For Beginners Coding Guideline Verilog HDL Zero Padding

verilog news group에는 여러가지 verilog 관련 이야기가 나오는데.. 몇가지만 옮겨 봅니다. Implicit Zero Padding? # verilog의 bit 확장에 대한 부분인데요.. 간략히 써보면 다음과 같은 질문입니다. verilog가 큰 수에 작은수를 대입할때 ‘0’으로 채우는 것으로 알고 있어. 1module tilde (output reg[7:0] z, input [3:0] a); 2 always @* begin 3 z = ~a; 4 end 5endmodule 위의 예에서도 상위 4비트는 ‘0’이 되어야 겠지? 하위 4비트는 당연히 a의 반전이겠지만 말야.. 근데, 적어도 modelsim에서는 상위 4비트가 항상 1이 된다! 내가 잘못 이해한거야? 아님 모델심 문제야?

multiple port net의 fixing

2006년 11월 2일·업데이트 날짜: 2025년 10월 22일·1092 단어수·3 분· loading

SoC IP Design For Beginners Assign Feedthrough Net Multiple Port Synopsys 설계 초보

오늘은 HDL을 이용해서 설계하시는 초보자 분들께서 많이 실수하시는 feedthrough net 문제에 대해서 이야기하고, 이를 synopsys에서 해결하는 방법에 대해서 간략히 설명하겠습니다. HDL을 가지고 예술을 하는 것이 아니라면, 최종적으로 구현에 목적을 두어야 한다는 것은 자명합니다. 따라서, 합성 도구에서 좀 더 잘 받아들일 수 있는 형태로 코드를 만드는 것이 더 좋은 결과를 보일 것이라는 것도 당연하겠지요.

Metastable문제와 clock domain crossing문제

2006년 10월 28일·1765 단어수·4 분· loading

SoC IP Design For Beginners CDC Clock Domain Crossing Metastable

아마도 비메모리 반도체 설계를 지망하시는 분들이 입사시 면접에서 가장 많이 받는 질문중의 하나가 바로 “metastable이 무엇이며, 이를 어떻게 해결할 수 있는지 설명해 보세요” 가 아닌가 생각합니다. 실제로 미국 비메모리 반도체 설계(ASIC designer) 직종의 면접에서 가장 많이 질문으로 사용되는 문제가 무엇인지 이야기가 나온적이 있는데, 위의 문제가 가장 많이 사용되었다고 하네요.. (이 내용을 어디서 봤는지는 잊었습니다.)

Xilinx, Altera, Quicklogic.. FPGA 이야기.

2006년 10월 21일·1861 단어수·4 분· loading

SoC IP Design For Beginners Altera FPGA Structred ASIC Xilinx

가끔 컴퓨터 부품 리뷰에 보면 웃지못할 기사들이 버젓이 쓰여지는 일이 있습니다. 예를 들면 “이 캡쳐 보드에는 핵심칩으로 xilinx spartan 2가 사용되었고, 이 칩은 다른 무슨 보드에서 사용된 칩이다.” 이런 기사 말입니다. 이러한 기사는 어찌보면 FPGA/CPLD에 대한 이해부족으로 나온 기사라 생각됩니다. Xilinx , Altera 라는 회사에서 나온 대부분의 칩은 FPGA 나 CPLD 이며, 이러한 칩들은 필요할때마다 구현하고자 하는 논리 회로를 올릴 수 있도록 구성된 칩입니다.