책이야기

부끄러운 말이지만, 저는 중/고등학교를 통털어 “수학”을 잘해본 역사가 없습니다. 어문 계열의 과목은 어느 정도 괜찮았지만, 수학만은 시험 칠 때마다 극과 극이었습니다. ^^; 어찌보면, 대학 진학에 있어서 가장 큰 난점이 “수학”이었습니다. 수학 성적에 따라 당시 학력고사 성적이 50점까지 왔다갔다했으니 말입니다. 지금와서 생각해보면, 수학이란 것이 정말 지겹기 그지 없었습니다. 이유는 모르겠어요. 지겹기 그지 없었습니다.

요즘에 프로젝트 마무리 관계로 약간 바빠서 이 책을 읽는건 좀 뒤로 미루어야 할 것 같습니다만.. 아기다리 고기다리던 책이 왔습니다. ^^; 여기에서 기대하고 있다고 말씀드렸던,writing testbenches using systemverilog와 Verification Methodolgy Manual for SystemVerilog 입니다. 이 책은 한 2주일후 쯤에 아시는 분은 아실(^^;) 건대 아저씨께 맡겨두겠습니다. 필요하신 분은 2주쯤 후에 건대 아저씨께 문의하세요~

사실 원래 제목은 Springer의 DVCon06, DAC06, ICCAD06의 best selling book이라 지어야 정상이겠죠. 이 글은 Deepchip의 글을 바탕으로 적습니다. DVCon이라는 것이 Design verification engineer들에게 최대의 축제라는 것은 아실테고.. 거기서 많이 팔린 책은 다음과 같습니다. Writing Testbenches Using System Verilog by Janick Bergeron, Feb 2006, ISBN: 0-387-29221-7

바쁘다 바쁘다 바쁘다.. 를 외치다 보면, 실제적으로 하는 일은 상당히 적다고 느껴지는 요즘입니다. 정말 능률이 높을때는 시간이라는 것이 너무나 빠르게 흐르는데, 바쁘다고 느끼는 순간은 여지없지 집중력이 떨어져 있는 것 같습니다. 게다가, 바쁠때면 한참 안하던 일을 하게 되는데요.. 요즘이 그렇습니다. 한동안 PMP를 보느라 지하철에서 책을 별로 안보았습니다. 사실 출퇴근 거리가 상당한데.. 그 중에 책이나 PMP를 안정적으로 볼 수 있는 지하철 구간은 10분도 안되는지라.. 별로 깊게 보지 못합니다.

예전에 1판 시절에 읽었단 “writing testbenches: functional verification of HDL models”라는 책을 다시 읽고 있습니다. 이 책은 검증 전반에 대한 설명도 (간략하나마) 잘 되어 있고, 여러 검증 언어와 HDL을 통하여 functional verification을 수행하는 여러가지 방법에 대하여 예제코드와 함께 잘 설명하고 있습니다. 간혹 예제 코드에 오류가 있는 관계로 “예제를 신뢰하지는 마세요”라고 이야기 하곤하지만, 사용된 기법들중 몇몇은 아주 유용합니다.

perl을 잘 지원해주는 출판사인 오라일리(perl.com과 같은 사이트도 운영하죠)의 perl책 세권이 있습니다. (저는 개인적으로 낙타 대가리들이라고 부르곤하죠.. ^^; 근데, 왜 쿡북에는 산양이지요? ) perl을 주된 언어가 아닌 스크립팅 언어로 사용하는 엔지니어의 입장에서 각각을 리뷰해보도록 하겠습니다. PERL 프로그래밍 # 이 책은 가장 기본적인 책입니다. 그리고, 가장 잘 설명된 책입니다. 하지만, 인간적으로 너무 두껍습니다. ^^; 즉, perl에 대해서 깊이 있게 보실분들께는 좋습니다만 저와 같이 간략한 스크립팅 언어로 사용하는 사람에게는 좀 무리가 있죠.. 재미삼아 읽기엔 말이죠. 펄에 대해서 제대로 아시고 싶으시다면 이책을 선택하십시요.

요즘에는 지하철에서 PMP를 보는 습관이 되다보니 아무래도 부쩍 책 읽는 빈도가 줄었습니다. 게다가 주말에 도서관에 가는 일도 줄어들어서 점점 더 책을 안 읽게 되었죠. 책을 읽는 빈도가 줄다보니, 책 읽는 속도도 덩달아 느려졌습니다. 일례로, 예전에는 최소한 1~2주일에 한권정도씩을 읽어댔는데, 요즘에는 한권 한권 읽기는데 어려움을 느낍니다. 간혹은 난독증에 걸린것이 아닌가.. 싶을 정도로..

Design for Test: for Digital IC and Embedded Core Systems # 요즘에 반도체 설계에 있어서 가장 중요시되는 것중에 하나는 “테스트를 고려한 설계(DFT)”, “검증을 고려한 설계(DFV: design for verification)”, “생산을 고려한 설계(DFM)”입니다. DFV는 저 같은 front-end까지를 담당하는 엔지니어에게 중요한 요소입니다. 원하는 바대로 설계가 되었는지, 그 검증은 얼마나 편하게 되도록 고려되었는지.. 이를 위한 조작들(assertion과 같은)이 수행되었는지..

모든일이 다 그렇지만, 책을 본다는 것은 타이밍이 참 중요한 것 같습니다. 요즘에 느끼는 것인데, 예전에는 어렵고 지겹게만 느껴 졌던 책들을 다시 꺼내보면 정말 재미 있는 경우가 많군요. 그 부분에 대한 배경지식이 일천할때는 도대체 무슨 이야기인지 몰라서 흥미가 생기지 않고, 반대로 그 부분에 대해서 너무 잘 알때는 책이 너무 진부한것 처럼 느껴지지요. 물론, 소위 “개론서”라 말하는 기초 서적들은 동일한 일에 대하여 색다른 시각으로 풀어 놓는 경우가 많아서 여러 개론서를 즐겨읽곤 합니다만.. 이런건 대가들의 책에 한정된 일일꺼구요..

오늘 소개드릴 책은 Ciletti의 verilog HDL 책들입니다. 실제로 제가 읽은 책은 Modeling, Synthesis, and Rapid Prototyping with the VERILOG (TM) HDL 과 Advanced Digital Design With the Verilog Hdl 의 두권입니다만, 최신간으로 Starter’s Guide to Verilog 2001 라는 책이 추가 되었더군요.. Ciletti의 책은 기본적으로 “참고서”적인 책입니다. 특히 “Modeling Synthesis… “라는 책은 거의 verilog HDL의 모든 기능에 충실한 책입니다. 다른말로, 처음 HDL을 다루는 분들께 적합다고, 내용도 많고.. 하다는 것이죠.. 약간 다룰줄 아는 분은 그냥 문법이 헷깔리는 부분의 있을때 보기 좋습니다. 저같은 경우도 작업하다가 부록의 system task들을 간혹 참조하고 있습니다.